Text copied to clipboard!
Заглавие
Text copied to clipboard!Инженер по оформление на схеми
Описание
Text copied to clipboard!
Търсим Инженер по оформление на схеми, който да се присъедини към нашия екип и да играе ключова роля в проектирането и разработката на интегрални схеми. Кандидатът ще работи в тясно сътрудничество с екипи по проектиране на чипове, верификация и производство, за да осигури висококачествени и ефективни оформления, отговарящи на индустриалните стандарти и изискванията на клиента.
Основната отговорност на Инженера по оформление на схеми е да преведе логическите схеми в физически оформления, използвайки специализиран софтуер за автоматизирано проектиране (EDA). Това включва поставяне и маршрутизиране на компоненти, спазване на технологични ограничения, минимизиране на електрически смущения и осигуряване на надеждност и производителност на крайния продукт.
Идеалният кандидат трябва да има силни познания по аналогово и цифрово оформление, опит с инструменти като Cadence Virtuoso, Mentor Graphics или Synopsys, както и разбиране на процесите на производство на полупроводници. В допълнение, се изискват добри комуникационни умения, внимание към детайла и способност за работа в екип в динамична среда.
Работата включва и участие в ревюта на проекти, анализ на DRC/LVS грешки, оптимизация на оформлението за площ и производителност, както и сътрудничество с инженери по верификация и тестове. Кандидатът ще трябва да следи новостите в технологиите за оформление и да прилага най-добрите практики в ежедневната си работа.
Тази позиция предлага възможност за професионално развитие в бързо развиваща се технологична компания, конкурентно възнаграждение и работа по иновативни проекти в сферата на микроелектрониката.
Отговорности
Text copied to clipboard!- Създаване на физически оформления на аналогови и цифрови схеми
- Работа с EDA инструменти като Cadence, Synopsys и Mentor Graphics
- Спазване на технологични правила и ограничения при проектиране
- Извършване на DRC и LVS проверки и корекции
- Оптимизация на оформлението за площ, мощност и производителност
- Сътрудничество с екипи по проектиране, верификация и производство
- Участие в ревюта на проекти и технически срещи
- Поддържане на документация и стандарти за оформление
- Следене на нови технологии и прилагане на добри практики
- Поддръжка на съществуващи оформления и извършване на модификации
Изисквания
Text copied to clipboard!- Висше образование по електроника, микроелектроника или сходна специалност
- Минимум 2 години опит в оформление на интегрални схеми
- Добри познания по аналогово и цифрово оформление
- Опит с инструменти като Cadence Virtuoso, Synopsys IC Compiler или подобни
- Разбиране на процесите на производство на полупроводници
- Умения за анализ на DRC и LVS грешки
- Внимание към детайла и аналитично мислене
- Добри комуникационни и екипни умения
- Способност за работа под напрежение и спазване на срокове
- Добро владеене на английски език – писмено и говоримо
Потенциални въпроси за интервю
Text copied to clipboard!- Какъв е вашият опит с инструменти за оформление като Cadence или Synopsys?
- Работили ли сте по аналогови, цифрови или смесени схеми?
- Как подхождате към оптимизация на оформлението за площ и производителност?
- Какви предизвикателства сте срещали при DRC/LVS проверки и как сте ги разрешили?
- Какво е вашето разбиране за технологичните ограничения при оформление?
- Как поддържате актуални знанията си в областта на микроелектрониката?
- Работили ли сте в екип с дизайнери и верификационни инженери?
- Какви са вашите очаквания за професионално развитие в тази роля?
